為什麼在序列 simulaton 中執行 PCIe 鏈條 DMA 設計時，在重設時會出現意外錯誤？

由於測試台出現錯誤，監視器檔案altpcietb_pipe_xtx2yrx.v 在重設期間會產生錯誤。

     
由於這些檢查僅適用于外部 PIPE 模式，因此在設計在串列模式中執行時應停用。

以下是一些錯誤訊息：

# 錯誤： 196 ns TxElecIdle 在重設時未堅持， Lane： 0， MAC： EP
# 錯誤： 196 ns Powerdown 不是 P1， 同時重設主張， Lane： 0， MAC： EP

若要抑制這些錯誤，您必須執行下列操作：

1. 開放式/_examples/common/testbench/altpcietb_pipe_xtx2yrx.v 和 goto line 189
2. 符合 （pipe_mode = 1'b1） 條款至原始條件或以新代碼替換

原始的 RTL Verilog 代碼：
如果 （Resetn == 1'b0） 和 （resetn_q1 =1'b0） 和 （resetn_q2 == 1'b0） 和 （X_lane_conn =1'b1））

新的 RTL Verilog 代碼：
如果 （Resetn == 1'b0） 和 （resetn_q1 =1'b0） 和 （resetn_q2 == 1'b0） 和 （X_lane_conn =1'b1） 和 （pipe_mode == 1'b1））

這個問題將在未來的 Quartus 版本中解決® II 軟體。