文章 ID: 000079452 內容類型: 疑難排解 最近查看日期: 2013 年 07 月 02 日

適用于 PCI Express (PIPE) 的 PHY IP Core 的 SDC 計時限制是不正確的

環境

  • Intel® Quartus® II 訂閱版
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    重大問題

    描述

    PHY IP 列出的 Synopsys Design Constraint (SDC) Altera收發器中的 PCI Express (PIPE) 核心 PHY IP Core 使用者指南 不正確。正確的限制 如下所列。

    #analyzing at 250 MHz create_generated_clock -name clk_g3 -source [get_ports {pll_refclk}] divide_by 2 -multiply_by 5 -duty_cycle 50 -phase 0 -offset 0[get_nets {*pipe_nr_inst|transceiver_core|inst_sv_xcvr_native|inst_sv_pcs|ch[*]. inst_sv_pcs_ch|inst_sv_hssi_tx_pld_pcs_interface|pld8gtxclkout}] -add #analyzing at 62.5MHz create_generated_clock -name clk_g1 -source [get_ports {pll_refclk}] -divide_by 8 -multiply_by 5 -duty_cycle 50 -phase 0 -offset 0 [get_nets {*pipe_nr_inst|transceiver_core|inst_sv_xcvr_native|inst_sv_pcs|ch[*]. inst_sv_pcs_ch|inst_sv_hssi_tx_pld_pcs_interface|pld8gtxclkout}] -add #creating false paths between these clock groups set_clock_groups -asynchronous -group [get_clocks clk_g3] set_clock_groups -asynchronous -group [get_clocks clk_g1] set_clock_groups -asynchronous -group [get_clocks *pipe_nr_inst|transceiver_core|inst_sv_xcvr_native|inst_sv_pcs|ch[*]. inst_sv_pcs_ch|inst_sv_hssi_8g_tx_pcs|wys|clkout]
    解決方法

    PCI Express 的 PHY IP Core 的這些時間限制 包含在 Altera 收發器的 13.0 SP1 版本中 PHY IP Core 使用者指南

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