文章 ID: 000079629 內容類型: 安裝與設定 最近查看日期: 2016 年 02 月 19 日

為什麼我的 Cyclone V SoC 或 Arria V SoC 設計會開機或 SDRAM 校準失敗?

環境

  • Intel® Quartus® II 訂閱版
  • PLL
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    描述

    由於問題,Cyclone® V SoC 和 Arria® V SoC 裝置在設定為 01、10 或 11 的頻率選擇 (CSEL) 針腳的配置上可能會遇到下列問題:

    1. HPS 會在 BootROM 階段中掛斷,無法繼續進入預載入程式階段。
    2. HPS SDRAM 校準在預載入程式期間失敗。
    解決方法

    Quartus® II 軟體 / SoC EDS 版本 13.1 和 14.0 的修補程式可用於解決此問題,請按照下列說明進行。

    1. 從以下適當連結下載並安裝修補程式

    • 將主機板上的 CSEL 針腳 [1:0] 連接至接地電阻器 (4.7 kohm 至 10 kohm),CSEL=00。在此 CSEL 模式中,BootROM 無法執行 PLL 組態,而 PLL 在電源啟動或冷重設時處於旁路狀態。

     

    • 重新生成預載入器影像
    1. 啟動嵌入式命令殼
      • 在 Windows 系統上,執行批號檔案:\embedded\Embedded_Command_Shell.bat
      • 在 Linux 系統上,執行 Shell 腳本:\embedded\embedded_command_shell.sh
    2. 在命令殼中,將目錄變更為/軟體/spl_bsp
    3. 輸入「全乾淨無盡」
      • 注意:此命令會移除 Preloader 二進位影像和包含所有 Preloader 來源檔案的 uboot-socfpga 資料夾。如果您先前修改或將檔案新增到此資料夾中,則應該在使用此修補程式後備份這些檔案並重新套用。
    4. 輸入製作
      • 注意:重新製作 Preloader 會援引從 SoC EDS 安裝目錄中擷取 Preloader 來源檔案,其中包含此問題的解決方法。

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