文章 ID: 000079664 內容類型: 錯誤訊息 最近查看日期: 2021 年 04 月 15 日

錯誤：IR FIFO USERDES Block 節點'lvds_rx：lvds_rx_inst0|altlvds_rx：ALTLVDS_RX_component|lvds_rx_lvds_rx：auto_generated|sd2」未正確連接「WRITECLK」埠

環境

  • Intel® Quartus® II 訂閱版
  • PLL
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    描述

    由於 Quartus® II 軟體版本 12.1 和更新版本的問題，在外部相鎖迴圈 （PLL） 模式中使用ALTLVDS_RX Intel FPGA IP時，您可能會在 Cyclone® V 裝置中看到此錯誤。

    錯誤：IR FIFO USERDES Block 節點'lvds_rx：lvds_rx_inst0|altlvds_rx：ALTLVDS_RX_component|lvds_rx_lvds_rx：auto_generated|sd2」未正確連接「WRITECLK」埠。它必須連接到下面列出的有效埠之一。資訊：可連線至 ARRIAV_PLL_LVDS_OUTPUT WYSIWYGInfo 的 LOADEN 埠：可連線至 GENERIC_PLL 的 OUTCLK 埠 WYSIWYGInfo：可連線至 CYCLONEV_PLL_LVDS_OUTPUT WYSIWYGInfo 的 LVDSCLK 埠：可連線至 ARRIAV_CLKENA WYSIWYG 的 OUTCLK 埠

    解決方法

    為了解決此問題，必須在外部 PLL 和 rx_inclock 上的 ALTLVDS 實例與rx_enable埠之間插入 LVDS 緩衝區。

    請參閱 相關文章 區段下的相關解決方案，瞭解如何在外部 PLL 與 ALTLVDS Intel FPGA IP之間新增中間 LVDS 緩衝區。

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