文章 ID: 000079687 內容類型: 疑難排解最近查看日期: 2014 年 04 月 16 日

為什麼我的 PCI Express VHDL altpcierd_write_dma_requester_128.vhd Stratix IV 硬 IP 與 Verilog 的同級版本不同？

環境

BUILT IN - ARTICLE INTRO SECOND COMPONENT

描述

VHDL 中 PCI Express® 的 Stratix IV® 硬 IP 與 Verilog HDL 對應產品不一致。這種不一致可能會導致 TX 介面上特定位址的 PCIe 設計錯誤。

解決方法 在 altpcierd_write_dma_requester_128.vhd 線上 1036 變更：

tx_desc_addr

自

tx_desc_addr

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