文章 ID: 000079941 內容類型: 疑難排解 最近查看日期: 2012 年 08 月 16 日

Stratix V 針腳輸出表格：已知問題

環境

BUILT IN - ARTICLE INTRO SECOND COMPONENT
描述

問題 63753： 針對所有 2012 年 7 月及更早的 Stratix V 裝置，找出表格

針腳輸出檔案未顯示當配置模式為主動模式時，DCLK 可在配置後用作使用者 I/O。 當設定模式為主動模式時，DCLK 可在配置後用作一般 I/O 針腳

相關產品

本文章適用於 4 產品

Stratix® V GS FPGA
Stratix® V E FPGA
Stratix® V GX FPGA
Stratix® V GT FPGA

1

需要更多協助嗎？

聯絡支援部門

免責聲明

1

所有在本網站登出的文章及相關內容的使用均受到 Intel.com 使用條款的約束。

此頁面上的內容是原始英文內容的人工和電腦翻譯的組合。此內容僅供您方便，僅供一般參考，不應被視為完整或準確。如果本頁面的英文版本與翻譯之間存在任何矛盾，則以英文版本為準。 查看此頁面的英文版本。