文章 ID: 000080168 內容類型: 疑難排解 最近查看日期: 2012 年 09 月 11 日

為什麼我的 Stratix IV PLL 合併在一起，即使它們不共用一般輸入？

環境

  • PLL
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    描述

    由於 Quartus® II 軟體版本 10.1 SP1 和更新版本的問題，共用一個常見 phaseclock_select 埠的 Stratix® IV PLL 可能會錯誤地合併在一起，即使兩個 PLL 的剩餘埠並不常見。

    此問題可能導致門級模擬與硬體的功能問題。

    若要解決此問題，請關閉 自動合併 PLL Fitter Setting ，該設定會阻止 Quartus II 軟體合併 PLL。

    此問題預定在 Quartus II 軟體日後發佈時解決。

    相關產品

    本文章適用於 3 產品

    Stratix® IV E FPGA
    Stratix® IV GT FPGA
    Stratix® IV GX FPGA

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