文章 ID: 000080247 內容類型: 產品資訊與文件 最近查看日期: 2016 年 02 月 10 日

Altera_PLL megafunction 產生的輸出頻率頻率有多精確?

環境

BUILT IN - ARTICLE INTRO SECOND COMPONENT
描述

Altera_PLL megafunction 將顯示兩條消息之一,相關其能夠提供所需的輸出時鐘頻率。如果實際輸出時鐘頻率在請求的輸出時鐘頻率的 0.5Hz 以內,則訊息視窗將顯示以下內容:

「資訊:fpll:能夠使用使用者設置實現PLL」

如果實際輸出時鐘頻率比請求的輸出時鐘頻率大於 0.5Hz,將顯示以下消息:

「警告:fpll:能夠實現 PLL - 實際設置與請求的設置不同」

解決方法

要確定在整數模式下工作的 PLL 的實際輸出時鐘頻率,您可以使用 鎖相回路基礎知識 PLL中顯示的公式。

要確定在分數模式下工作的 PLL 的實際輸出時鐘頻率,您可以參考下面的相關解決方案。

相關產品

本文章適用於 15 產品

Stratix® V E FPGA
Cyclone® V SE SoC FPGA
Cyclone® V SX SoC FPGA
Cyclone® V GT FPGA
Stratix® V GX FPGA
Cyclone® V GX FPGA
Stratix® V GT FPGA
Stratix® V GS FPGA
Arria® V GZ FPGA
Arria® V SX SoC FPGA
Cyclone® V ST SoC FPGA
Arria® V ST SoC FPGA
Arria® V GX FPGA
Arria® V GT FPGA
Cyclone® V E FPGA

1

此頁面上的內容是原始英文內容的人工和電腦翻譯的組合。此內容僅供您方便,僅供一般參考,不應被視為完整或準確。如果本頁面的英文版本與翻譯之間存在任何矛盾,則以英文版本為準。 查看此頁面的英文版本。