文章 ID: 000080254 內容類型: 疑難排解 最近查看日期: 2011 年 11 月 23 日

在 Stratix V 裝置上分享 PLL 時，適用于採用 UniPHY 的 DDR2 和 DDR3 SDRAM 控制器的計時相關警告訊息

環境

  • Intel® Quartus® II 訂閱版
  • PLL
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    重大問題

    描述

    在Stratix上的 PLL/DLL 從屬模式即時設計時 V 裝置，TimeQuest 計時分析器可能會顯示警告訊息 類似下列內容：

    Warning: Ignored filter at slave_report_timing_core.tcl(176): slave_inst0|controller_phy_inst|memphy_top_inst|umemphy|uio_pads| dq_ddio[1].ubidir_dq_dqs|altdq_dqs2_inst|thechain|clkin could not be matched with a keeper or register or port or pin or cell or net Warning: Command get_path failed
    解決方法

    這個問題沒有解決方法。警告訊息可能為 安全取用;然而，請勿依賴結果的準確性 計時分析。

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    本文章適用於 1 產品

    Stratix® V FPGA

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