文章 ID: 000080329 內容類型: 錯誤訊息 最近查看日期: 2014 年 11 月 07 日

錯誤 (21180):找不到 PLL 節點的法定設定「interlaken_inst|sv_pma:inst_sv_pma|sv_rx_pma:rx_pma.sv_rx_pma_inst|rx_pmas[0].rx_pma.rx_cdr」,參考頻率頻率「500.0 MHz」和輸出頻率頻率「6250.000004 MHz」

環境

  • Intel® Quartus® II 訂閱版
  • 序列 Lite III 串流 Intel® FPGA IP
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    描述

    由於 Quartus® II 軟體版本 14.0 中出現錯誤,在使用 12.5Gbps 的資料速率和收發器參考頻率 500MHz 為Stratix® V 裝置編譯 Seriallite III IP 時,您可能會看到上面的配接器錯誤。

    解決方法

    您可以從 13.1.4 Seriallite III IP 頂級 RTL 檔案中摳取下列參數,然後將其傳輸到 14.0 Seriallite III IP 版本。
                                                                           
    reference_clock_frequency =>「312.500000 MHz」,
    pll_ref_freq =>「500.0 MHz」,
    data_rate =>「12500.000000 Mbps」

    Seriallite III IP 的其他資料速率與收發器 REFCLK 頻率組合也可能產生上述配接器錯誤。 透過從 13.1.4 版本中擷取參數並將其傳輸到 14.0 Seriallite III IP 版本,也可以套用同樣的解決方法。
                                                                           
    這個問題已在 Quartus® II 軟體 14.1 和以後得到解決。

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    Stratix® V GX FPGA

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