文章 ID: 000080392 內容類型: 疑難排解 最近查看日期: 2019 年 03 月 15 日

為什麼我的 PHYLite 設計存在違規問題？

環境

    Intel® Quartus® Prime Standard Edition 軟體
    適用於並列介面 Intel® Stratix® 10 FPGA IP 的 PHY Lite
BUILT IN - ARTICLE INTRO SECOND COMPONENT
描述

由於 Quartus® Prime 標準版軟體版本 17.0 Update 2 和更早版本出現問題，您可能會看到連接輸出針腳的頻率違反時間規定。

您也會注意到 Fitter 報告中以下的警告訊息，以確認此問題。

警告（332087）：無法衍生此頻率分配的主頻率。 頻率：未建立連接group_1_strobe_out>的

解決方法

若要解決這個問題，請更新 PHYLite SDC 檔案中的以下兩個限制。

設定write_fifo_clk [get_keepers-nowarn ${inst[*|core|arch_inst|group_gen[$i_grp_idx].u_phylite_group_tile_20|lane_gen[*].u_lane*~out_phy_reg]

設定write_fifo_clk_neg [get_keepers -nowarn ${inst[*|core|arch_inst|group_gen[$i_grp_idx].u_phylite_group_tile_20|lane_gen[*].u_lane*~out_phy_reg__nff]

 

這個問題從 Quartus Prime 標準版軟體版本 17.1 開始得到解決

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