由於 Intel® Quartus® Prime Pro Edition 軟體版本 17.0 及更新版本的問題,您可能會看到 LVDS SERDES IP 無法產生Altera。當 IP 處於 Tx 模式時,就會發生此問題,而您已針對模擬模型選擇了 VHDL。
若要解決這個問題,請在 Verilog HDL 中產生模擬模型。
此問題排定在 Intel® Quartus® Prime Pro Edition Software 日後發佈時修復。
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