文章 ID: 000080471 內容類型: 疑難排解 最近查看日期: 2019 年 03 月 21 日

為什麼時序分析器不顯示外部 PLL LVDS Serdes FPGA IP 的 RSKM 值？

環境

    Intel® Quartus® Prime Pro Edition 軟體
    LVDS SERDES Intel® FPGA IP
BUILT IN - ARTICLE INTRO SECOND COMPONENT
描述

由於 Quartus® Prime Pro Edition 軟體版本 18.1 及更早版本存在問題，設計中使用外部 PLL RX LVDS Serdes FPGA IP 時序分析器將不會顯示 RSKM 值。當 PLL RX LVDS Serdes FPGA IP 在生成語句中實例化時，會出現此問題。

解決方法

要變通解決此問題，

  • 從 <project_directory>\ip\ed_synth\<project_name>\altera_lvds_core20_<version>\synth 中的第 400 行 sdc_util.tcl 中刪除 -nowarn。
  • 避免在 verilog/vhdl 代碼中對 LVDS Serdes FPGA IP 實例化使用“生成”語句。

此問題已從 Quartus® Prime Pro Edition 軟體版本 19.1 開始修復。

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