在完整編譯過程中，可能會顯示下列錯誤訊息。這是由於 CMU PLL 不正確時段所造成的。由於相同的問題，您可能會遇到一些模擬問題。
若要解決此錯誤，請開啟 _riophy_gxb.v，請變更
alt2gxb_component.cmu_pll_inclock_period = 1000000/輸入頻率頻率，值錯誤。然後再生 RapidIO® MegaCore 的 IP 功能模擬® 模型。
若要再生 IP 功能模擬模型：
1. 開啟命令提示字元，並將路徑引導至您的專案目錄。
2. 使用quartus_map命令列選項 SIMGEN_RAND_POWERUP_FFS=OFF，輸入下列命令列，以再生 IP MegaCore 的 IP 功能模擬模型：
quartus_map--simgen --simgen_parameter=「CBX_HDL_LANGUAGE=Verilog，SIMGEN_RAND_POWERUP_FFS=OFF」--family=stratixiv \
--source=「./rio_rio.v」 \
--source=「./rio_riophy_gxb.v」 \
--source=「./rio_phy_mnt.v」 \
--source=「./rio_riophy_xcvr.v」 \
--source=「./rio_riophy_dcore.v」 \
--source=「./rio_riophy_reset.v」 \
--source=「./rio_concentrator.v」 \
--source=「./rio_drbell.v」 \
--source=「./rio_io_master.v」 \
--source=「./rio_io_slave.v」 \
--source=「./rio_maintenance.v」 \
--source=「./rio_reg_mnt.v」 \
--source=「./rio_transport.v」 \
rio.v
3. 您需要根據正確的裝置和 HDL 資訊修改命令列。
範例：「CBX_HDL_LANGUAGE=Verilog」或「CBX_HDL_LANGUAGE=HDL」
「--家族=Stratix® IV」或 =「Arria® II GX、Cyclone® IV、Arria GX、Stratix II GX」
4. 命令執行後，Quartus® II 軟體將透過變更的 CMU PLL 不鎖設定重新建立新的 IP 功能模擬模型檔案。
錯誤：GXB 接收通道 atom 的 GXB 接收器 PLL 的 Cruclk [0] 輸入頻率 0.0 MHz 「rio_rio：rio_rio_inst|rio_riophy_xcvr：riophy_xcvr|rio_riophy_gxb：riophy_gxb|alt2gxb：alt2gxb_component|channel_rec[0].接收」必須在頻率範圍內 50.0 MHz 至 623.1 MHz