重大問題
描述
使用在 Intel® Stratix® 10 FPGA上啟用 RSFEC 和/或 KR 模式的低延遲 100G 乙太網路Intel® FPGA IP時，可以觀察到違反計時的情況。
解決方法
若要在使用 Intel® Quartus® Prime 版本 18.0 或 18.1 時，解決這些違反計時問題：
- a.檢查 低延遲 100G 乙太網路 Intel® FPGA IP 位置 使用 Quartus Prime 晶片規劃師。
- 如果核心中的任何硬塊阻礙了 Intel® Stratix® 10 100G IP 放置的放置，則可能會造成長路由，並導致時間錯誤。
- 如果是這樣的話，請盡可能選擇不同的收發器位置。
- b.嘗試清掃種子，以取得更好的計時結果。
此問題已有所改善，但並未修復 Intel® Quartus® Prime Edition 軟體的 19.1 版本。