此錯誤會在 VHDL 設計的 ModelSim® 軟體中發生。（其他 EDA 模擬工具也可能發生類似的錯誤）。
當 Quartus® II 軟體針對包含使用 JTAG 埠 （例如 SignalTap® II 邏輯分析器或 SOPC Builder JTAG UART） 的任何晶片除錯解決方案的設計產生協力廠商模擬工具 （*.vho） 的 VHDL 門級網路清單時，網路清單包含下列 JTAG 埠：
- altera_reserved_tms
- altera_reserved_tck
- altera_reserved_tdi
- altera_reserved_ntrst
- altera_reserved_tdo
如果您未在最高層級元件宣告與即時中指定這些 JTAG 埠，則當您在協力廠商模擬工具中使用測試台模擬頂級實體時，就會發生錯誤。
為了避免此問題，請在您的測試台中的元件宣告和實體的即時化中指定 JTAG 埠，如下所示：
COMPONENT entity name>
PORT (
altera_reserved_tms : IN std_logic;
altera_reserved_tck : IN std_logic;
altera_reserved_tdi : IN std_logic;
altera_reserved_ntrst : IN std_logic;
altera_reserved_tdo : OUT std_logic;
...
);
您可以在測試台將這些 altera_reserved * 針腳設定為邏輯等級 0 如下，因為在模擬期間不會在這些埠上驅動資料。
instance name> : entity name>
PORT MAP (
altera_reserved_tms => '0',
altera_reserved_tck => '0',
altera_reserved_tdi => '0',
altera_reserved_ntrst => '0',
altera_reserved_tdo => tdo,
...
);