描述
The MAX PLUS® II 軟體不支援在 Verilog HDL 設計中，在案例陳述的一行寫入的多個案例。
舉例來說，下列代碼只會執行第一個案例，而忽略了第二個案例：
case(a) 2'b00, 2'b11: b
為了避免此問題，您應該將每個案例指派在另外一行：
case(a) 2'b00: b
此問題已在 MAX PLUS II 軟體版本 9.2 及以上修復。