如果 Qsys 元件在 VHDL 或 Verilog HDL 中具有非法名稱,則 Qsys 將無法產生任何 HDL 檔案。例如,在 VHDL 中,以底線結尾的名稱是違法的。
為了避免此問題,請確保您的所有元件名稱都合法。
在 Quartus 的未來版本® II 軟體,Qsys 會在此情況下產生錯誤訊息。
如果 Qsys 元件在 VHDL 或 Verilog HDL 中具有非法名稱,則 Qsys 將無法產生任何 HDL 檔案。例如,在 VHDL 中,以底線結尾的名稱是違法的。
為了避免此問題,請確保您的所有元件名稱都合法。
在 Quartus 的未來版本® II 軟體,Qsys 會在此情況下產生錯誤訊息。
1
所有在本網站登出的文章及相關內容的使用均受到 Intel.com 使用條款的約束。
本頁內容結合了人類與電腦翻譯的英文原文內容。本內容僅供您參考,僅供一般參考,不應被視為完整或準確。若本頁英文版與翻譯有任何矛盾,將由英文版負責。 請參閱本頁的英文版本。