文章 ID: 000081433 內容類型: 疑難排解 最近查看日期: 2011 年 11 月 16 日

以 V Stratix為目標的設計無法產生模擬模型

環境

  • Intel® Quartus® II 訂閱版
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    重大問題

    描述

    使用針對Stratix的 SDI MegaCore 功能的設計 V 裝置無法在 MegaWi 用外掛程式中產生模擬模型 經理。

    解決方法

    若要為您的 Stratix V 設計產生模擬模型, 按照下列步驟操作:

    1. 在 Quartus II 軟體中,建立專案 並啟動 MegaWi用隨插即用管理器
    2. 建立全新的自訂超級功能變異,然後選取 所需的 SDI 組態
    3. EDA 標籤上,請務必關閉 產生 模擬模型
    4. 按一下 確定
    5. 在命令終端中,將目錄變更為專案 可產生 xcvrsdi-library 的資料夾 資料夾
    6. 執行 quartus_map 腳本,如下所示:

    Verilog 範例: quartus_map .v --simgen --simgen_parameter="CBX_HDL_LANGUAGE=Verilog" --family="Stratix V" VHDL 範例: quartus_map .vhd --simgen --simgen_parameter="CBX_HDL_LANGUAGE=Vhdl" --family="Stratix V" .vovho 檔案 在專案目錄產生。

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    本文章適用於 1 產品

    Stratix® V FPGA

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