文章 ID: 000081579 內容類型: 疑難排解 最近查看日期: 2012 年 01 月 09 日

PCI Express （PIPE） PHY IP Core 的固定式clk 錯誤定義

環境

  • Intel® Quartus® II 訂閱版
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    重大問題

    描述

    PHY 版本 fixclk 11.1 的定義 收發器的 IP Core for PCI Express （PIPE） 章節 PHY IP Core 使用者指南 指出必須連接 至獨立的、免費的運行頻率輸入來源。然而，這是獨立的 時鐘是不必要的。您可以從中 fixedclk pll_ref_clk 獲得。

    解決方法

    不需要任何解決方法。此問題已在版本中修復 12.0 的 收發器 PHY IP Core 使用者指南。

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