當在 Quartus® II 軟體版本 11.1SP2 中,在 Stratix® III 或 Stratix IV 上執行多個 RLDRAM II 介面共用單一 PLL 和 DLL 時,CK/DK 分析可能會顯示應該減少的錯誤計時違規。錯誤計時違規發生,因為每個介面在一般頻率緩衝區提供不同的 SDC 頻率名稱。每一個新的頻率名稱都會產生一組新的計時路徑,而這些時序路徑不受現有的錯誤路徑限制所涵蓋。
環境
BUILT IN - ARTICLE INTRO SECOND COMPONENT
描述