為什麼在使用採用 UniPHY 記憶體控制器的derive_pll_clocks時，會看到報告的時間問題？

由於 Quartus® II 軟體版本 13.0 SP1 與修補程式 1.dp5 的問題，在編譯的 配接器 階段 ，您將觀察某些警告訊息，並在符合下列條件時，在 TimeQuest 時序分析器內觀察到報告 DDR 問題：

• derive_pll_clocks在以 UniPHY 為基礎的超級功能產生.sdc檔案後，在 Synopsys Design Constraint （.sdc） 檔案中稱為
• 以 UniPHY 為基礎的 DDR2 或 DDR3 記憶體控制器，使用下列頻率範圍：

使用 TimeQuest 計時分析器進行靜態計時分析時，可能會出現下列警告：

Warning (332088): No paths exist between clock target "variation name>|altera_pll_i|general[0].gpll~PLL_OUTPUT_COUNTER|divclk" of clock "variation name>|altera_pll_i|general[0].gpll_afi_clk" and its clock source. Assuming zero source clock latency.

若要解決這個問題，請下載並安裝以下修補程式。Quartus II 軟體版本 13.0 SP1 修補程式 1.dp5 必須安裝給以下修補程式才能正常運作。

• 下載適用于 Windows （.exe） 的版本 13.0 SP1 修補程式 1.dp5l
• 下載 Linux 的版本 13.0 SP1 修補程式 1.dp5l （.執行）
• 下載 Quartus II 軟體版本 13.0 SP1 修補程式 1.dp5l （.txt） 的 Readme

EMIF IP 必須重新開機，並在成功安裝上述修補程式後重新編譯設計。

這個問題將在未來版本的 Quartus II 軟體中解決。