文章 ID: 000082086 內容類型: 疑難排解 最近查看日期: 2012 年 09 月 11 日

使用 LVDS I/O 標準驅動專用輸出頻率針腳的Stratix增強 PLL (-5 速度等級) 的最大外部頻率輸出頻率為何?

環境

  • PLL
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    描述 在 2004 年 9 月3.1 Stratix手冊版本中,Flip-Chip 套件表格中 PLL[5、6、11、12] 針腳的Stratix最大輸出頻率速率,列出所有Stratix速度等級中的最高輸出頻率速率為 500 MHz。-5 速度等級的增強 PLL 規格表顯示 fout_ext(外部頻率的最大輸出頻率)參數為 526 MHz。

    造成此差異的原因在於,增強型 PLL 在驅動專用頻率輸出針腳時,最大輸出頻率速率為 526 MHz。根據PLL_OUT針腳和裝置套件上使用的 I/O 標準,此最大輸出頻率率進一步受限。舉例來說,在翻轉晶片套件中,-5 速等級裝置的最大 LVDS 輸出頻率速率為 500 MHz。線上鍵套件中,對 -5 速等級裝置,最大 LVDS 輸出頻率速率為 311 MHz。

    相關產品

    本文章適用於 1 產品

    Stratix® FPGAs

    這個頁面的內容綜合了英文原始內容的人工翻譯譯文與機器翻譯譯文。本內容是基於一般資訊目的,方便您參考而提供,不應視同完整或準確的內容。如果這個頁面的英文版與譯文之間發生任何牴觸,將受英文版規範及管轄。 查看這個頁面的英文版。