文章 ID: 000082090 內容類型: 疑難排解 最近查看日期: 2018 年 10 月 11 日

為什麼 CSR 對乙太網Stratix®絡 10 FPGA IP 核心的 H-Tile 硬 IP 的讀/寫存取需要超過 100 個 Avalon-MM® 頻率週期 （reconfig_clk）？

環境

    Intel® Quartus® Prime Pro Edition 軟體
    乙太網路
BUILT IN - ARTICLE INTRO SECOND COMPONENT
描述

如模擬所示，對 乙太網路 Stratix® 10 FPGA IP 核心的 H-Tile 硬 IP 進行 CSR 讀/寫存取需要超過 100 Avalon-MM® 頻率週期 （reconfig_clk）。

這是預期的行為，因為H-tile硬IP乙太網Stratix 10 FPGA Core上的8位CSR介面。每個使用者 Avalon-MM® 32 位介面讀/寫都會產生 32 位到 8 位總線數據寬度轉換邏輯，從而導致額外的存取延遲。


注意： 低延遲 100G 乙太網路Stratix® 10 FPGA IP 核心 （軟性 IP）CSR 介面沒有此額外延遲。

解決方法

不適用

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