文章 ID: 000082130 內容類型: 錯誤訊息 最近查看日期: 2012 年 09 月 11 日

錯誤:Verilog HDL 埠 lcd_controller.v (41) 的錯誤):輸入埠「匯流排」無法以「reg」類型宣告

環境

BUILT IN - ARTICLE INTRO SECOND COMPONENT
描述

當您編譯 MAX® II 開發工具組 USB 參考設計 (版本早于 6.0.1) 與 Quartus® II 軟體版本 5.0 及更新版本時,會發生此錯誤。

這個錯誤是由於 Quartus II sofware 版本 5.0 中引入的限制,使軟體更符合 Verilog HDL 標準。輸入埠不能為類型 reg,但在 Quartus II 軟體版本 4.2 和更早版本中並未強制執行。

為了避免這些錯誤,請刪除 「reg [10:0] 匯流排;」和其他類似的行號,其中輸入類型宣告為 reg。

此問題從 MAX II 開發工具組版本 6.0.1 開始修復。Use mySupport 要求最新版本。您也可以從下列連結下載MAX II 開發工具組的 6.0.1 版本: ftp.altera.com/outgoing/devkit/MII_1270N_Kit-v6.0.1.exe

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