在設計序列組態 （EPCS） 裝置時，您可以使用下列方式：在Cyclone III 和 Cyclone® IV 裝置中，使用具有序列快閃載入器 （SFL） IP 的四序列設定 （EPCQ） 裝置。正確計時的 SDC 限制會限制 SFL。
請注意，您必須根據設計、配置裝置和主機板跡跡長度修改訊號名稱、路徑與計時。
#clock
derive_clock_uncertainty
create_generated_clock──altera_dclk──────altera_reserved_tck master_clock altera_reserved_tck[get_ports\get_ports──[get_ports{sfl：inst|altserial_flash_loader：altserial_flash_loader_component|\GEN_ASMI_TYPE_1：asmi_inst~ALTERA_DCLK]。
#constrain JTAG 埠
set_input_delay-頻率 altera_reserved_tck 20 [get_ports altera_reserved_tdi]
set_input_delay-頻率 altera_reserved_tck 20 [get_ports altera_reserved_tms]
set_output_delay-頻率 altera_reserved_tck 20 [get_ports altera_reserved_tdo]
#ASMI埠
set_output_delay-add_delay -頻率 [get_clocks {altera_dclk]13.000 [get_ports {sfl：inst|altserial_flash_loader：altserial_flash_loader_component|\GEN_ASMI_TYPE_1：asmi_inst~ALTERA_SCE[]
set_output_delay-add_delay-頻率 [get_clocks {altera_dclk]8.000 [get_ports {sfl：inst|altserial_flash_loader：altserial_flash_loader_component|\GEN_ASMI_TYPE_1：asmi_inst~ALTERA_SDO[]
set_input_delay-add_delay -頻率 [get_clocks {altera_dclk]11.000 [get_ports {sfl：inst|altserial_flash_loader：altserial_flash_loader_component|\GEN_ASMI_TYPE_1：asmi_inst~ALTERA_DATA0[]
#Remove按時間任務設定的頻率組
remove_clock_groups ──全
#Set錯誤路徑
set_false_path───從 [get_ports {altera_reserved_tck[]到 [get_keepers {sfl：inst|altserial_flash_loader：altserial_flash_loader_component|\GEN_ASMI_TYPE_1：asmi_inst~ALTERA_DCLK[]
set_false_path───從 [get_keepers {sfl：inst|altserial_flash_loader：altserial_flash_loader_component|alt_sfl_enhanced：\ENHANCED_PGM：sfl_inst_enhanced|device_dclk_en_reg[]到[get_ports {sfl：inst|altserial_flash_loader：altserial_flash_loader_component|\GEN_ASMI_TYPE_1：asmi_inst~ALTERA_DCLK[]