文章 ID: 000082189 內容類型: 疑難排解 最近查看日期: 2015 年 04 月 16 日

為什麼 PCI Express pld_clk_inuse_hip_sync訊號的 Intel® Arria® 10 硬 IP 發生計時故障？

環境

  • Intel® Quartus® II 訂閱版
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    描述

    由於 Quartus® II 軟體版本 14.1 的問題，PCI Express 的 Intel® Arria® 10 硬 IP 缺少一些限制。

    通往訊號 的路徑pld_clk_inuse_hip_sync 可設定為錯誤路徑。

    解決方法

    若要解決此問題，請在任何 derive_pll_clocks 指令之後，將下列限制新增到您的最高層級限制 （.sdc） 檔案中：

    # HIP 測試針腳 SDC 限制
    set_false_path───[get_pins-compatibility_mode*hip_ctrl*]
    set_false_path───從 [get_pins-compatibility_mode*altpcie_a10_hip_pipen1b：altpcie_a10_hip_pipen1b|altpcie_rs_a10_hip：g_soft_reset.altpcie_rs_a10_hip|hiprst*]
    set_false_path──|[get_registers*altpcie_a10_hip_pipen1b|pld_clk_inuse_hip_sync]
    set_false_path──|*reset_status_sync_pldclk_r get_pins compatibility_mode|**
    set_false_path──來自 [get_registers*altpcie_256_sriov_dma_avmm_hwtcl：app|altpcierd_hip_rs：rs_hip|app_rstn]

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