警告 （16817）：Verilog HDL 警告altera_xcvr_*_reconfig_parameters.sv：覆寫先前對 altera_xcvr_*_reconfig_parameters套件的定義

如果您的設計包含多個不同配置的 JESD204B IP，您可能會在分析與合成階段期間，在 Intel® Quartus® Prime Pro 軟體版本 15.1 或更新版本中看到下列警告。

當目標Intel Stratix® 10 個裝置時：

警告 （16817）：Verilog HDL 警告在 altera_xcvr_rcfg_10_reconfig_parameters.sv：覆寫先前模組的定義altera_xcvr_rcfg_10_reconfig_parameters

當目標Intel Arria® 10 或 Intel Cyclone® 10 GX 裝置時：

警告 （16817）：Altera_xcvr_native_a10_reconfig_parameters.sv 的 Verilog HDL 警告：覆寫先前對altera_xcvr_native_a10_reconfig_parameters套件的定義

如果您的設計不仰賴 *_reconfig_parameters.sv 套件檔案執行收發器重新配置，則可以放心地忽略警告。

如果您的設計必須包含重新配置套件，請透過重新命名套件來確保每個套件的獨特性。

舉例來說，包含兩個不同資料速率的簡易 RX 介面的設計，透過變更封裝模組來指派一個獨特的名稱：

封裝altera_xcvr_native_a10_reconfig_parameters;

自：

封裝altera_xcvr_native_a10_reconfig_parameters_inst1;

在 RX 的初審中，並變更為另一個獨特的名稱：

封裝altera_xcvr_native_a10_reconfig_parameters_inst2;

在 RX 的第二個實例中。

然後，根據您的設計需求，將這些套件導入您的設計中。