描述
有 SSN 考慮 當目標 PCI 介面上的位址/資料 （AD） 匯流排從 在Cyclone® 系列裝置上輸出至高阻抗 （Hi-Z）。
例如，如果Cyclone系列裝置扮演 目標 PCI 裝置將 AD 匯流排從高到低 （或低到高） 和 不久之後（幾奈秒），輸出啟用 （OE） 訊號就會出現 從高 （o）utput） 至低 （Hi-Z） FPGA會顯示在輸出短脈衝之前 停用輸出驅動程式。
在這種情況下，AD 匯流排上的訊號可能會以大振格響，因為 AD 匯流排已經進入高位 脈衝注入後立即出現阻抗狀態。
如果頻率附近有多個 AD 訊號 輸入針腳正在響動，這可能與頻率輸入針腳和頻率輸入針腳交叉對談 目標FPGA可能會擷取錯誤的頻率邊緣。
解決方法
以下是兩個可能的解決方法 避免此問題。
1. 更早切換 OE 訊號，使 在 AD 匯流排切換之前，OE 會變低。
2. 防止 AD 匯流排在 OE 時切換 從高到低不等。