文章 ID: 000082673 內容類型: 疑難排解 最近查看日期: 2018 年 08 月 14 日

為何在 Intel® Stratix® 10、Intel® Arria® 10 或 Intel® Cyclone® 10 GX 裝置中使用 JESD204B IP 設計範例時，SYNC_N訊號持續堅持？

環境

  • Intel® Quartus® Prime Pro Edition 軟體
  • JESD204B Intel® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    描述

    由於 Intel® Quartus® Prime Standard/Prime Pro Edition Software v18.0 和更早版本的問題，SYNC_N訊號可能會在 Intel® Stratix® 10、 Intel® Arria® 10 或 Intel® Cyclone® 10 GX 裝置中使用 JESD204B IP 設計範例時，意外地發出此訊號。

    這是因為，在 JESD204B 設計範例中， sysref 訊號會透過 mgmt_clk 域中的軟體 （NIOS/System 主控台） 進行取樣，該軟體與 IP 核心領域 link_clk非同步。IP 核心操作正在上升邊緣 ，對 sysref 脈衝敏感 。非同步 sysref 訊號可能導致其上升的邊緣在 link_clk 領域中未被發現。

    解決方法

    為了解決這個問題，在 JESD204B IP 設計範例的頂端包裝中，將 sysref 訊號同步到 link_clk 領域。（altera_jesd204_ed_RX/TX/RX_TX）。

    此問題從 Intel® Quartus® Prime Standard/Pro Edition 軟體版本 18.1 開始修復。

    相關產品

    本文章適用於 3 產品

    Intel® Arria® 10 FPGA 與 SoC FPGA
    Intel® Cyclone® 10 FPGA
    Intel® Stratix® 10 FPGA 與 SoC FPGA

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