文章 ID: 000082709 內容類型: 疑難排解 最近查看日期: 2012 年 09 月 11 日

為什麼 PLL 使用摘要中所報告的 PFD 頻率超過裝置資料表中所述的規格？

環境

  • Intel® Quartus® II 訂閱版
  • 一般元件
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    描述

    PLL 相頻率偵測器 （PFD） 的輸入頻率 （Fref） 是 FREF = FIN / N。

    根據選定的介面卡相鎖迴圈 （PLL） 參數，設定可能無法優化，並導致報告的 FREF 至 PLL PFD 超過裝置資料表中報告的最大頻率值。

    這會影響整數模式中的 PLL。

    這種情況會在 Quartus® II 軟體版本 12.0 和更早版本中發生。

    解決方法

    如果您計算的 FREF 超過裝置技術資料中指定的最大頻率，則可以使用分數 PLL 模式，直到將來 Quartus II 軟體的版本中修復為止。

    這個問題將在未來版本的 Quartus II 軟體中解決。

    相關文章

    相關產品

    本文章適用於 4 產品

    Stratix® V GX FPGA
    Stratix® V GS FPGA
    Stratix® V GT FPGA
    Stratix® V E FPGA

    需要更多協助嗎？

    聯絡支援部門

    免責聲明

    1

    所有在本網站登出的文章及相關內容的使用均受到 Intel.com 使用條款的約束。

    這個頁面的內容綜合了英文原始內容的人工翻譯譯文與機器翻譯譯文。本內容是基於一般資訊目的，方便您參考而提供，不應視同完整或準確的內容。如果這個頁面的英文版與譯文之間發生任何牴觸，將受英文版規範及管轄。 查看這個頁面的英文版。