文章 ID: 000082710 內容類型: 產品資訊與文件 最近查看日期: 2013 年 07 月 23 日

當我在 Quartus II 軟體版本 13.0 中重新相容設計時，如何解決Stratix V GX 重新配置控制器 IP pmatestbussel 匯流排的計時故障？

環境

  • Intel® Quartus® II 訂閱版
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    描述

    若要解決在 Quartus II 軟體版本 13.0 中編譯您的設計時，pmatestbussel 匯流排上報告的時間故障，您應遵循以下步驟：

    1. 在 Quartus 13.0 中再生收發器重新配置控制器 IP。
    2. 在取得 alt_xcvr_reconfig.sdc 檔案之前，請先確認執行最高層級的「derive_pll_clocks」SDC 命令。
    3. 如果收發器 TX PLL 立即化為外部 Tx PLL，請取代 alt_xcvr_reconfig.sdc 檔案中的下列限制。

    取代

    • set_clock_groups -asynchronous -group [get_clocks {*xcvr_native*avmm*pmatestbussel[0]]]

    搭配

    • set_clock_groups -asynchronous -group [get_clocks {*hssi_avmm_interface_inst|pmatestbussel[0]]]

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    本文章適用於 3 產品

    Stratix® V GT FPGA
    Stratix® V GX FPGA
    Arria® V GZ FPGA

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