描述
您可能會遇到這樣的問題，因為在安裝過程中使用的計時號碼與用於計時分析的實際計時號碼之間發生錯誤關係。
解決方法
若要改善 Cyclone® V HPS SDRAM 的音效，以FPGA核心路徑，您可以使用以下作業嘗試過度限制所涉路徑：
如果 {$：quartus （名稱ofexecutable） == 「quartus_fit」\ {
set_max_delay──從 [get_keepers*\|fpga_interfaces\|f2sdram~FF_*] 到 [get_keepers ]
}
特定的和名稱需要修改才能符合您的設計結構。
請注意，此作業僅會在安裝過程中過度限制路徑，而 TimeQuest 計時分析器中執行的時間分析將有效。
超限限制的價值取決於您違反計時的時間大小。
例如：
如果您的預設設定關係為 6ns，而且在 -1ns 的路徑上出現最壞的情況負延遲，則套用 4.5ns 的set_max_delay值是合理的。
或者，如果您的預設設定關係為 4 吋，而且在 -100ps 的路徑上出現最壞的情況負延遲，則套用 3.5ns 的set_max_delay值是合理的。
這個問題預定在 Quartus® II 軟體日後發佈時解決。