文章 ID: 000082843 內容類型: 疑難排解 最近查看日期: 2014 年 06 月 30 日

確定性延遲 PHY IP Core 在 Cadence NC-Sim 中失敗 VHDL 模擬

環境

  • Intel® Quartus® II 訂閱版
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    重大問題

    描述

    在 Cadence® NC-Sim® 中使用 VHDL 進行模擬時，13.0 Quartus® II 確定性延遲 PHY IP Core 的軟體版本失敗 因為 Verilog 之間設定了錯誤的參數序列 最高層級與產生的 VHDL。節奏中的 Verilog 模擬 NC-Sim 不會受到影響。

    解決方法

    13.0 Quartus II 軟體版本沒有解決方法。 您必須使用較新的版本在 Cadence NC-Sim 中模擬 VHDL。

    此問題已在 13.1 Quartus II 軟體版本中修復。

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