描述
當系統Verilog 或 VHDL 產生對帳單用於在設計中建立 DDR3 或 DDR4 實例時，可能會出現下列關鍵警告：
關鍵警告：自動限制腳本無法偵測記憶體介面中的任何 PLL。
關鍵警告：請確認下列內容：
關鍵警告：核心會在其他元件內即時化 （包裝）
關鍵警告：核心不是專案的頂層級
關鍵警告：記憶體介面針腳匯出至專案的高層級
pin_map.tcl 檔案中有問題的行號是在get_p2c_c2p_clock_uncertainty程式中：
設定pll_atoms [get_atom_nodes──匹配 *${instname[|*：arch|*：arch_inst|*:p ll_inst|* -type IOPLL]
解決方法
開啟pin_map.tcl 檔案，用 *替換 *${instname®，然後重新編譯。設計應在未發出重大警告的情況下編譯。
這個問題將在未來版本的 Quartus® II 軟體中解決。