文章 ID: 000083085 內容類型: 疑難排解 最近查看日期: 2018 年 03 月 26 日

為什麼生成的 Stratix® 10 100G 乙太網路軟 IP 與 RS-FEC 範例設計無法完成模擬？

環境

  • Intel® Quartus® Prime Pro Edition 軟體
  • 適用於 Arria® 10 和 Stratix® V 的低延遲 100G 乙太網路 Intel® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    描述

    由於 Quartus® Prime Pro 軟體版本 17.1.1 生成的範例設計的模擬測試平臺中存在問題，導致模擬無法完成。您將看到類比在數據包 10 掛起，如下所示。

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    Recieve Ready ******************

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    傳輸測試數據

    ** 正在送出資料包 1...

    ** 正在發送資料包 2...

    ** 正在送出資料包 3...

    ** 正在發送資料包 4...

    ** 正在發送資料包 5...

    ** 正在發送資料包 6...

    ** 正在發送資料包 7...

    ** 正在發送資料包 8...

    ** 正在發送資料包 9...

    ** 正在發送資料包 10...

    解決方法

    要變通解決此問題，請將原始生成的測試平臺 <您的示例專案>/example_testbench/basic_avl_tb_top.v 替換為此新 測試平臺。

    此問題計劃在未來版本的 Quartus® Prime Pro 軟體中修復。

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