描述
如果您從 MegaWi Stratix 產生 DDR2 SDRAM 高效能記憶體控制器，將 DIMM 介面Stratix® III 開發工具組，您會注意到校準階段失敗，並且無法進入使用者模式。
當您產生 DDR2 SDRAM 控制器時，產生之 SDC 檔案 （_phy_ddr_timing.sdc） 的參數預設值為 0.00 t（additional_addresscmd_tpd）這是在主機板上按頻率計位址/命令的參數。
設定 t （additional_addresscmd_tpd） 0.000
對於Stratix III FPGA開發板，此值為 0.750，因此您必須在 SDC 檔案中將值從 0.00 變更為 0.750。
設定 t （additional_addresscmd_tpd） 0.750
更新 SDC 檔案並重新電腦 Quartus® II 軟體專案，DDR2 SDRAM DIMM 現在將通過校準階段，介面將正常運作。