浮點 DSP 模擬語法錯誤，未指明 「;」

由於 Intel® Quartus® Prime 軟體版本 15.1 和更早版本的問題，在模擬適用于 Intel® Arria® 10 個裝置的浮點 DSP IP 元件時，您可能會看到下列模擬錯誤之一。

導師：

# ** 錯誤：（vlog-13069） ./.。/../altera_fpdsp_block_151/sim/<moduleSpecificName>_altera_fpdsp_block_<versionSpecificID>（46）：接近「;」：syntax 錯誤，意料之外\';\'，期待 \'）\'。

節奏：

ncvlog：*E，EXPRPA （./..//../altera_fpdsp_block_151/sim/<moduleSpecificName>_altera_fpdsp_block_<versionSpecificID>，46|1）：期待正確的括弧 （\'）\'）[12.1.2][7.1（IEEE）]。

概要：

錯誤-[SE] Syntax 錯誤
遵循 Verilog 來源有語法錯誤：
"./../..//../altera_fpdsp_block_151/sim/<moduleSpecificName>_altera_fpdsp_block_<versionSpecificID>.sv「，
46：權杖為 \';\'
);

若要解決此問題，請執行下列其中一項動作：

1. 產生 IP 的 VHDL 版本，並在模擬中使用。
2. 修改 在 / altera_fpdsp_block_151/sim/_altera_fpdsp_block_.sv 中建立的變異檔案，並 變更 下列行：

.chainout（鏈出）

自：

.chainout（鏈條）

注意：檔案的位置可以在 15.0 或 15.1 版本中找到，因此目錄路徑可以是 /altera_fpdsp_block_150 或 /altera_fpdsp_block_151。

此問題已在 Intel® Quartus® Prime 軟體 v16.0 中解決。