DQS 移相電路使用 DLL 來動態控制 DQS/CQ/CQn/QK# 針腳所需的時鐘延遲。
反過來，DLL 使用頻率參考為每個 DQS/CQ/CQn/QK# 針腳中的延遲鏈動態生成控制信號，使其能夠補償過程、電壓和溫度 （PVT） 的變化。
DQS 移相電路仍可用於確保低於最低 200MHz DLL 輸入頻率運行的記憶體介面具有有效的相移。
請遵循以下準則：
1） 對於 100MHz - 199MHz 之間的介面頻率，饋送 DLL 的時鐘頻率應加倍，以實現 45° 的有效相移
2） 對於 50MHz - 99MHz 之間的介面頻率，饋送 DLL 的時鐘頻率應乘以 4，以實現 22.5° 的有效相移。
為了最大化有效相移，另一種解決方法是使用高於最小DLL輸入頻率的最接近頻率來驅動DLL。
您應該看到以下結果：
1） 對於 100MHz - 199MHz 之間的介面頻率，您將獲得接近 90° 或高於 45° 的相移。
2） 對於 50MHz - 99MHz 之間的介面頻率，您將獲得接近 45° 或高於 22.5° 的相移。
出於時序分析目的，ALTDQ_DQS2 IP中的DQS_PHASE_SHIFT參數需要設置為實際的有效相移值。
例如，如果ALTDQ_DQS2 IP 的參數 DQS_PHASE_SETTING = 2（90° 預設設置），介面記憶體頻率為 178MHz，DLL 以 205MHz 運行，則 90 度的 205MHz （1.22ns） 轉換為 78.14 度的 178MHz。
然後，設置 DQS_PHASE_SHIFT = 7814 並驗證 TimeQuest 中的數位。
將以下分配添加到 .qsf 檔：
set_global_assignment - 名稱 USE_DLL_FREQUENCY_FOR_DQS_DELAY_CHAIN 開啟
這適用于在 Quartus II 軟體版本 13.0SP1 DP5 或更高版本中定位Arria® V 或 Cyclone® V，以及在 Quartus® II 版本 13.1 或更高版本中定位Stratix V 或 Arria V GZ 時。
如果沒有 .qsf 檔中的此全域賦值，時序分析將不准確。