文章 ID: 000083539 內容類型: 產品資訊與文件 最近查看日期: 2014 年 07 月 17 日

如何判斷 Cyclone V 或 Arria V HPS SDRAM 控制器的校準階段失敗?

環境

BUILT IN - ARTICLE INTRO SECOND COMPONENT
描述

若要檢視校準除錯資訊,您必須在位於hps_isw_handoff目錄的sequencer_defines.h 檔案中,將RUNTIME_CAL_REPORT選項設為值 1,以開啟除錯輸出報告。

 

開機後和校準期間,如果校準失敗,下列對帳單將會印在除錯輸出報告中:

 

SEQ。C:校準失敗

SEQ。C:錯誤階段:

SEQ。C:錯誤子台:

SEQ。C:錯誤組:

 

若要判斷階段和子階段,請在hps_isw_handoff目錄中開啟序列控制器.h 檔案,然後尋找校準定義:

 

/* 校準階段 */

#define CAL_STAGE_NIL 0

#define CAL_STAGE_VFIFO 1

#define CAL_STAGE_WLEVEL 2

#define CAL_STAGE_LFIFO 3

#define CAL_STAGE_WRITES 4

#define CAL_STAGE_FULLTEST 5

#define CAL_STAGE_REFRESH 6

#define CAL_STAGE_CAL_SKIPPED 7

#define CAL_STAGE_CAL_ABORTED 8

#define CAL_STAGE_VFIFO_AFTER_WRITES 9

/* 校準子台 */

#define CAL_SUBSTAGE_NIL 0

#define CAL_SUBSTAGE_GUARANTEED_READ 1

#define CAL_SUBSTAGE_DQS_EN_PHASE 2

#define CAL_SUBSTAGE_VFIFO_CENTER 3

#define CAL_SUBSTAGE_WORKING_DELAY 1

#define CAL_SUBSTAGE_LAST_WORKING_DELAY 2

#define CAL_SUBSTAGE_WLEVEL_COPY 3

#define CAL_SUBSTAGE_WRITES_CENTER 1

#define CAL_SUBSTAGE_READ_LATENCY 1

#define CAL_SUBSTAGE_REFRESH 1

 

如需校正階段的詳細資訊,請參閱 功能描述的 UniPHY 校準階段區段 – 外部記憶體介面手冊的UniPHY (.PDF) 章節。

相關產品

本文章適用於 5 產品

Cyclone® V SX SoC FPGA
Arria® V ST SoC FPGA
Arria® V SX SoC FPGA
Cyclone® V SE SoC FPGA
Cyclone® V ST SoC FPGA

這個頁面的內容綜合了英文原始內容的人工翻譯譯文與機器翻譯譯文。本內容是基於一般資訊目的,方便您參考而提供,不應視同完整或準確的內容。如果這個頁面的英文版與譯文之間發生任何牴觸,將受英文版規範及管轄。 查看這個頁面的英文版。