文章 ID: 000083568 內容類型: 疑難排解 最近查看日期: 2015 年 11 月 20 日

以 Arria 10 10AX115 裝置為目標的 SmartVID 控制器 IP Core 設計故障時間

環境

  • Intel® Quartus® II 訂閱版
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    重大問題

    描述

    以 10 10AX115 裝置Arria為目標的 SmartVID 控制器 IP 核心設計 經驗為下列途徑保留違規時間：

    從

    altera_parallel_smartvid_wrapper:i_altera_parallel_smartvid_wrapper|altera_vid_ctl_wrapper:altera_vid_ip|altera_vid_ctl_fuse:fuse_handling|corectl_jtag_reg

    自

    altera_parallel_smartvid_wrapper:i_altera_parallel_smartvid_wrapper|jtag~cs_css/tck_fo_1_core.reg__nff.

    此問題將導致計時失敗。

    此問題影響到所有使用 SmartVID 控制器 IP 核心版本 14.1 的設計 以及 14.1 Arria 10 版。

    解決方法

    將此路徑設定為錯誤路徑。

    相關產品

    本文章適用於 1 產品

    Intel® Arria® 10 FPGA 與 SoC FPGA

    需要更多協助嗎？

    聯絡支援部門

    免責聲明

    1

    所有在本網站登出的文章及相關內容的使用均受到 Intel.com 使用條款的約束。

    這個頁面的內容綜合了英文原始內容的人工翻譯譯文與機器翻譯譯文。本內容是基於一般資訊目的，方便您參考而提供，不應視同完整或準確的內容。如果這個頁面的英文版與譯文之間發生任何牴觸，將受英文版規範及管轄。 查看這個頁面的英文版。