文章 ID: 000083940 內容類型: 疑難排解 最近查看日期: 2018 年 12 月 21 日

為何在升級至 1.1 生產 (1.1 PV) 版本的 Intel® Programmable Acceleration Card (PAC) 與 Arria® 10 GX FPGA後,會看到新的非 SignalTap 相關持有違規行為?

環境

  • Intel® Quartus® Prime Pro Edition 軟體
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    描述

    在使用 PAC 1.1 PV 版本開發的加速器功能單元 (AFU) 上,可能會看到暫停時間問題。之所以出現這樣的情況,是因為「afu_clk」的來源從 1.1 Beta 中的「clk1x」變更為 1.1 PV 中的「clk100」。由於 1.1 PV 中的問題,計時限制未更新,以配合 1.1 PV 和 1.1 Beta 之間的輸入頻率變化,可能導致有新的持有時間違規報告。

    解決方法

    若要解決問題,請修改自訂 AFU 的時序限制,如下所示。您 AFU 的 sdc 檔案可能位於 PAC 軟體發行目錄層級的 hw/樣品目錄內,或者也可以存放在自訂位置。

    舊版(1.1 Beta):set_clock_groups──非同步 『
    -群組 [get_clocks {*|dcp_iopll|dcp_iopll|clk1x[]
    -群組 [get_clocks {*|inst_user_clk|qph_user_clk_fpll_u0|xcvr_fpll_a10_0|outclk0[]

    全新 (1.1 PV):set_clock_groups ──非同步 『
    -群組 [get_clocks {*|dcp_iopll|dcp_iopll|clk100\]
    -群組 [get_clocks {*|inst_user_clk|qph_user_clk_fpll_u0|xcvr_fpll_a10_0|outclk0[]

    此變更只會影響您的自訂 AFU,並且不會影響 PAC 1.1 PV 版本所提供的其他任何設計範例。

     

    相關產品

    本文章適用於 2 產品

    Intel® Arria® 10 GX FPGA
    搭載 Intel® Arria® 10 GX FPGA 的 Intel® PAC

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