文章 ID: 000084096 內容類型: 疑難排解 最近查看日期: 2014 年 03 月 24 日

為什麼我的 PLL 重新配置Intel® FPGA IP中有違反計時規定？

環境

    Avalon ALTPLL
BUILT IN - ARTICLE INTRO SECOND COMPONENT
描述

對於具有符號 tDYCONFIGCLK的 mgmt_clk scanclk Stratix® V、Arria® V 和 Cyclone® V 裝置，各自的裝置資料工作表中指定了 PLL 重新配置頻率輸入的最大頻率。

 

解決方法

PLL 重新設定Intel® FPGA IP可能需要更低的頻率頻率才能達成時序關閉。 您應該使用計時分析器，以確保您選擇的頻率頻率和 mgmt_clk /或 scanclk 將符合您所選裝置的時間要求。

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