描述
在 Cyclone® V 或 Arria® V 裝置系列中，使用硬記憶體控制器實作 DDR2 SDRAM 記憶體介面或 DDR3 SDRAM 記憶體介面時，可能會收到此內部錯誤。Quartus® II 軟體期望硬記憶體控制器的頻率輸入（mp_cmd_clk_0_clk、 mp_rfifo_clk_0_clk 與 mp_wfifo_clk_0_clk）始終由頻率緩衝驅動。每當這些埠透過相鎖迴圈 （PLL） 結對時，它會自動插入頻率緩衝區。如果這些埠只是連接到外部輸入埠，可能會發生內部錯誤。
解決方法
這個問題有兩個解決方法。第一個解決方法是插入頻率緩衝區，以手動驅動硬記憶體控制器的頻率輸入。第二個解決方法是新增下列全球訊號分配，以便自動插入輸入頻率埠的頻率緩衝區：
set_instance_assignment───名稱 GLOBAL_SIGNAL「區域時鐘」───\mp_cmd_clk_0_clk 名稱]
set_instance_assignment───名稱 GLOBAL_SIGNAL「區域時鐘」───\mp_rfifo_clk_0_clk 名稱]
set_instance_assignment────名稱 GLOBAL_SIGNAL─────mp_wfifo_clk_0_clk─