文章 ID: 000084239 內容類型: 疑難排解 最近查看日期: 2012 年 08 月 16 日

為什麼 Quartus II 軟體配接器報告有時顯示與我設計中使用的 PLL 輸出計數器不同？

環境

BUILT IN - ARTICLE INTRO SECOND COMPONENT
描述

當您在 Arria II、Cyclone III、Cyclone® IV 中即時輸入 PLL 時，Stratix®® III 和 Stratix IV 裝置，您可能會發現wire_pll1_clk[X] 無法對映對[X]。舉例來說，您可能會發現wire_pll1_clk[3] 在更適合的報告中沒有使用 C3。這是預期中的行為，因為配接器會根據頻率網路所需的路由資源放置 PLL 輸出頻率。

 

如果您想要wire_pll1_clk[X] 動態相移，則需要根據裝置手冊中的「相計數器映射」表格，選擇 C[X] 計數器的相計數器。相計數器選擇將符合 RTL 代碼，適合者對輸出計數器位置的實體對應無關緊要。

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本文章適用於 10 產品

Stratix® III FPGA
Arria® II GX FPGA
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