文章 ID: 000084246 內容類型: 錯誤訊息 最近查看日期: 2013 年 03 月 18 日

錯誤：分數 PLL 參數「mimic_fbclk_type」設定為節點>名稱上的「無」非法值<

環境

BUILT IN - ARTICLE INTRO SECOND COMPONENT
描述

如果在 Quartus II 編譯期間未提及由 Altera_PLL 超級功能所產生之 Quartus® II IP （qip） 檔案，則可能會收到此錯誤。這個 .qip 檔案包含所需的回饋頻率分配，如果沒有它，您就會看到這個錯誤。

解決方法

請前往 Quartus II 軟體中的 Project 功能表，然後選取專案中新增/移除檔案，將 Altera_PLL 超級功能所產生的 .qip 檔案加入您的專案...

相關產品

本文章適用於 15 產品

Cyclone® V ST SoC FPGA
Arria® V GX FPGA
Cyclone® V SX SoC FPGA
Cyclone® V GT FPGA
Stratix® V GS FPGA
Stratix® V GT FPGA
Cyclone® V E FPGA
Arria® V GZ FPGA
Cyclone® V GX FPGA
Arria® V GT FPGA
Stratix® V E FPGA
Arria® V ST SoC FPGA
Arria® V SX SoC FPGA
Cyclone® V SE SoC FPGA
Stratix® V GX FPGA

1

需要更多協助嗎？

聯絡支援部門

免責聲明

1

所有在本網站登出的文章及相關內容的使用均受到 Intel.com 使用條款的約束。

這個頁面的內容綜合了英文原始內容的人工翻譯譯文與機器翻譯譯文。本內容是基於一般資訊目的，方便您參考而提供，不應視同完整或準確的內容。如果這個頁面的英文版與譯文之間發生任何牴觸，將受英文版規範及管轄。 查看這個頁面的英文版。