描述
當在 Stratix® III 或 Stratix IV 裝置 PLL 中使用零延遲補償 （ZDB） 時，您必須立即將雙向針腳連接到 PLL 的 fbmimicbidir 埠。此雙向針腳必須放置在左 / 右 PLL 的PLL_FB_CLKOUTp針腳上，以及上端 /下 PLL 的PLL_FBp_CLKOUT1針腳上。
零延遲緩衝頻率輸出是 PLL 的補償輸出頻率，必須放置在左 / 右 PLL 的PLL_CLKOUTn針腳上，以及任何剩餘的 PLL_CLKOUT 針腳上/ 底部 PLL。
雙向「模仿」I/O 針腳始終啟用，但Altera建議它在主機板上保持不連線。 如果您使用它作為次要頻率，它將不會與零延遲緩衝區補償頻率輸出具有相同的階段關係。使用計時模擬或計時分析來判斷相關系與補償輸出頻率。此外，雙向仿冒 I/O 針腳上的任何載入都會影響零延遲緩衝頻率輸出的時間。 這會影響零延遲緩衝區回饋補償模式，並可能導致 PLL 源頻率與零延遲緩衝區補償輸出頻率之間的不同相移結果。
有關此功能的詳細資訊，請參閱各自的裝置手冊。