重大問題
描述
以下輸出埠在 Quartus II 軟體的 14.0 版本中定義為擴充： rx_st_eop, rx_st_err, rx_st_sop, rx_st_valid, tx_st_eop, tx_st_err, tx_st_sop, 以及 tx_st_valid 。這些埠在 15.0 版本的 Quartus II 軟體中定義為向量。
解決方法
此變更對 Verilog HDL 沒有影響。對於 VHDL，您可能需要使用 std_logic_vector (0 downto 0) 15.0 開始的語法重新定義這些埠為向量。