描述
當 UniPHY Intel® FPGA IP有這些設定組合時，UniPHY 範例專案中可能會看到此分析和合成錯誤訊息：
- PHY 設定：任何設為主機或代理商的 PLL/DLL/OCT 分享模式選項
- 診斷：啟用選取的 EMIF 晶片除錯工具組
問題出在設計範例 .qip 檔案中兩次列出core_debug.sv 檔案。
解決方法
解決方法是評論設計範例 .qip 檔案中的其中一個檔案。例如：
#set_global_assignment ^─_example───_example qip_path──SYSTEMVERILOG_FILE─_example_if0_s0_software/core_debug.sv]。
此問題已從 Quartus® II 軟體版本 13.0 開始修復。