文章 ID: 000084365 內容類型: 疑難排解 最近查看日期: 2014 年 06 月 30 日

為什麼derive_pll_clocks無法自動限制 PLL 輸出頻率？

環境

  • Intel® Quartus® II 訂閱版
  • PLL
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    描述

    由於 Quartus® II 軟體的問題，Synopsys Design Constraint （SDC） 指令 derive_pll_clocks 可能無法正確限制相鎖迴圈 （PLL） 輸出。當您的設計在 28 奈米裝置中使用 PLL 頻率切換時，就會出現此問題，包括 Stratix® V、Arria® V 和 Cyclone® V 裝置。由於此問題，相對於每個參考頻率輸入， derive_pll_clocks 指令不會在 PLL 輸出上自動建立產生的頻率。

    解決方法

    若要解決這個問題，請使用 create_generated_clock SDC 指令手動限制 PLL 輸出。如需詳細資訊，請參閱 相關文章 區段。

    此問題從 Intel® Quartus® Prime Pro 或標準版軟體版本 11.0 開始修復。

    相關文章

    相關產品

    本文章適用於 14 產品

    Cyclone® V SX SoC FPGA
    Cyclone® V GT FPGA
    Stratix® V GX FPGA
    Stratix® V GT FPGA
    Cyclone® V GX FPGA
    Stratix® V GS FPGA
    Arria® V GZ FPGA
    Arria® V SX SoC FPGA
    Cyclone® V ST SoC FPGA
    Arria® V ST SoC FPGA
    Arria® V GT FPGA
    Arria® V GX FPGA
    Stratix® V E FPGA
    Cyclone® V SE SoC FPGA

    需要更多協助嗎？

    聯絡支援部門

    免責聲明

    1

    所有在本網站登出的文章及相關內容的使用均受到 Intel.com 使用條款的約束。

    這個頁面的內容綜合了英文原始內容的人工翻譯譯文與機器翻譯譯文。本內容是基於一般資訊目的，方便您參考而提供，不應視同完整或準確的內容。如果這個頁面的英文版與譯文之間發生任何牴觸，將受英文版規範及管轄。 查看這個頁面的英文版。